1颗芯片是如何集成1万亿个晶体管的？

1947 年 12 月，人类第一代半导体放大器件在贝尔实验室诞生，其发明者肖克利及其研究小组成员将这一器件命名为晶体管。

就是这一小小的晶体管，在此后的 75 年不断改写世界，与此同时，晶体管本身的发展也进入瓶颈，摩尔定律放缓。

晶体管诞生的第 75 年，还可以用哪些方法延续摩尔定律？

2022 年，我们依然需要新的晶体管

为了纪念晶体管被发明 75 周年，IEEE（电气与电子工程师协会）电子器件分会（E lectron Device Society ）组织了一场活动，在此活动上有 Fin-FET 的发明者胡正明教授对晶体管的过去进行回顾，也有诸如英特尔这样的行业领先者分享在延续摩尔定律上做出的技术创新。

我们的世界是否还需要更好的晶体管？

胡正明在演讲中给出了肯定的回答，" 是的，我们需要新的晶体管 "，并给出了三个理由 :

第一，随着晶体管的改进，人类掌握了从未想象到的新能力，例如计算和高速通信、互联网、智能手机、内存和存储、计算机技术、人工智能，可以想象的是，未来还会有其他新技术涌现出来；

第二，晶体管广泛的应用正在改变所有技术、工业和科学，同时半导体技术的演进不想其他技术一样受到其材料和能源使用的限制，IC 使用相对较少的材料就可以生产，并且正在变得越来越小，使用的材料也越来越少，IC 本身也在变得更快更高效；

第三，理论而言，信息处理所需的能量依然可以减少到今天所需能量的千分之一以下，虽然我们可能还不知道如何达到这种理论效率，但我们知道这在理论上可行，而其他大部分技术的能源效率已经达到理论极限。

" 我相信晶体管现在是，并将继续是应对全球变暖的关键，气候变化可能会给社会、经济和个人带来巨变，因此我们需要更强大的工具来应对这种变化。" 胡正明说道。

2030 年，单颗芯片可容纳 1 万亿个晶体管

需要新的晶体管是事实，但研发制造出新的晶体管已经举步维艰，无论是在经济上还是在技术上，都遇到了新的困难。

晶体管技术的发展道路本就是不平坦的，几乎每隔一段时间都有巨大的挑战需要应对。

1980 年前后，芯片动态功耗成为大问题，采用 CMOS 取代 NMOS 和双极技术之后，将工作电压从 5 伏降低到 1 伏，带来了巨大的进步；

2000 年至 2010 年，芯片的静态功耗再次成为挑战，按照当时研究人员的预测，每平方厘米 IC 产生的热量很快就会达到核反应堆堆芯的热量，不过后来 3D Fin-FET 以及多核处理器架构解决了这一问题，晶体管的发展又进入了相对平稳的发展时期。

发展到现在，Fin-FET 的进步能够带来的性能提升和功耗降低又越来越有限，业界正在采用一种新的 3D CMOS 结构的环栅（GAA）制造新的晶体管，英特尔就是其中一员。

不久前，英特尔为了进一步缩小晶体管的三维尺寸，用 RibbonFET 的结构实现了 GAA，但是发现源极和漏极之间的距离进一步缩小的同时，会产生比较明显的短沟道效应而漏电。

如果将传统的通道材料硅材料换成非硅的新材料，就能改善这种情况。学术界也有了一些相关的研究，使用一种名为过渡金属硫化物的材料作为通道材料，这种材料只有三个原子的厚度，电子流动性好，作为通道材料有天然优势。

在这种 2D 材料方面，针对这种材料，英特尔也做了很多研究和分析，并在会议上展示了一种全环绕栅极堆叠式纳米片结构，使用了厚度仅三个原子的 2D 通道材料，同时在室温下实现了近似理想的低漏电流双栅极结构晶体管开关。

除此之外，3D 封装技术也能进一步提升单个设备中晶体管的数目。

英特尔在 3D 封装方面也取得了新进展，与 IEDM 2021 上公布的成果相比，英特尔 IEDM 2022 上展示的最新混合键合研究将功率密度和性能又提升了 10 倍。

另外，通过混合键合技术将互连间距继续微缩到 3 微米，英特尔实现了与单片式系统级芯片（system-on-chip）连接相似的互连密度和带宽。加上将多芯片互连的工艺里需要的材料换成无机材料，以便于与封装厂多种工艺要求兼容。

虽然进一步实现晶体管的微缩是一件需要耗费巨大财力和人力的事情，但依然有像英特尔这样的企业在持续投入研发，并对晶体管的未来抱有期望。

英特尔认为，从 2023 年到 2030 年，单个设备中晶体管的数目将翻 10 倍，即从 1 千亿个晶体管到 1 千万个晶体管。

要实现这个目标，需要英特尔等业内领先企业持续投入研发，尝试更多可行的技术。

不知当一颗芯片中就可以容纳 1 万亿个晶体管的时候，我们的世界又会变成什么样子？